岗位职责
1、参与芯片系统架构讨论，主导模块级微架构设计，并撰写详细设计文档；
2、使用Verilog/SystemVerilog进行高质量的RTL代码设计，并对模块进行PPA分析与优化；
3、负责子系统或全芯片的系统集成工作；
4、完成第三方IP的技术选型评估、集成与调试；
5、与验证团队协作，制定验证计划，支持模块级和芯片级功能验证；
6、与中后端紧密合作，支持模块的时序收敛和流片签核等工作。
任职要求
1、熟悉SoC架构，具备高性能SoC或复杂模块的设计经验者优先；
2、熟悉芯片级时钟复位模块及I2C/SPI/UART接口模块等方面的设计；
3、具有扎实的Verilog/SystemVerilog编程能力，精通ASIC设计流程与方法学；
4、具备脚本语言（Python/Tcl/Shell等）能力以提升工作效率；
5、熟悉AXI/PCIE/DDR/UCIe等协议，并有实际集成经验者优先；
6、有成功流片经验，能够独立交付复杂IP的时序约束（SDC）；
7、具备出色的技术文档编写能力、沟通能力和团队协作精神。