1）参与公司FPGA芯片中数字模块的定义，以及IP Tspec的开发

2）数字模块的RTL设计与仿真

3）协助验证团队进行数字模块的调试以及debug

完成数字模块的Synthesis, DFT以及Timing signoff


1)参与数字模块从IP Tspec, RTL设计到数字电路实现的全过程

2)第三方数字模块的wrapper设计以及与顶层的集成

3)完成RTL lint / CDC检查，synthesis，formal检查，可测性设计，timing约束，以及静态时序分析

4)搭建IP测试bench, 以及协助验证团队完成仿真验证工作

5)与软件团队协同工作，完成模块的建模

参与芯片样片调试与量产测试



要求

1）3年数字模块设计经验

2）精通Verilog HDL或者System Verilog

3）熟悉Serdes PCS层设计经验优先

4）熟悉Flash, JTAG, SPI, SoC结构，AMBA总线，boot 系统

5）熟悉数字实现流程，包括synthesis，formal检查，可测性设计，timing约束，以及静态时序分析

6）熟悉脚本，例如Perl , Python, Makefile等

7）了解FPGA结构

良好的英语书写以及阅读能力，以及团队合作能力