1.负责芯片模块或顶层（Top Level）的综合（Synthesis）工作，将RTL代码转换为门级网表（Netlist）。关键任务是根据设计需求，编写和验证精确的时序约束文件（SDC），并负责其检查与完善，以确保时序签核（Timing Signoff）的安全性与准确
2.主导综合后的静态时序分析（STA），识别并修复时序违例。同时，负责低功耗设计实现，包括功耗意图文件（UPF）的生成、低功耗一致性检查（MVRC）以及功耗分析，并与前后端工程师协作，对芯片的功耗（Power）、性能（Performance）、面积（Area）即PPA进行持续优化
3.负责形式验证（Formality）以确保RTL与网表的功能一致性。验收前端设计的RTL代码质量，完成跨时钟域检查（CDC）和复位域检查（RDC）。编写综合相关的设计文档，并与前端设计、验证及后端物理实现团队紧密协作，推动设计问题的解决
岗位要求：
1.本科及以上学历，微电子、集成电路、电子工程、计算机、自动化等相关专业
2.5年及以上经验，熟悉数字芯片综合流程，能熟练使用主流EDA工具完成模块级综合任务
，能独立负责复杂模块或中小规模芯片的完整综合任务，有成功流片经验
3.掌握数字电路基础知识，熟悉代码规范、典型电路（如FIFO、状态机）。了解综合、形式验证和静态时序分析的基本原理，对低功耗设计方法（UPF）、PPA深度优化有更深入理解，能预见并系统性解决复杂技术问题
4.熟练使用Synopsys或Cadence的数字后端工具链，如 Design Compiler (DC)/Genus（综合）、PrimeTime (PT)（时序分析）、Formality（形式验证），能进行综合环境搭建和脚本优化，并对工具原理有更深理解。
5.能够使用 Tcl、Perl、Shell或Python 等至少一种脚本语言进行自动化处理。具备良好的分析解决问题能力、团队协作和沟通能力。具备较强的脚本开发能力以优化设计流程，在项目中有较强的主动性和技术推动力