1. 负责访存子系统的验证计划制定和测试用例编写，根据设计需求和规格文档，设计全面的验证场景，确保系统功能的正确性。
2. 搭建访存子系统的验证平台，包括硬件仿真环境和软件仿真环境，配置验证工具和测试激励。
3. 执行访存子系统的功能验证和回归测试，记录测试结果，分析测试数据，及时反馈验证过程中发现的问题，并协助设计团队进行问题定位和解决。
4. 参与验证流程的优化和改进工作，提高验证效率和质量，积累验证经验和案例，为后续项目提供参考。

任职要求：

1. 计算机、电子信息等相关专业本科及以上学历；
2. 熟悉 ASIC 设计验证流程和方法，了解数字电路验证的基本原理和技术；
3. 熟练掌握 Verilog 或 SystemVerilog 硬件描述语言，具备一定的代码编写和调试能力，能够编写测试激励和验证脚本；
4. 熟悉常用的验证工具，如 VCS、Verdi、NCSim 等仿真工具，以及 UVM 验证方法学，能够运用这些工具和方法进行高效的验证工作；
5. 具备良好的问题分析和解决能力，能够独立排查和解决验证过程中遇到的一般性问题；
6. 具备良好的团队协作精神和沟通能力，能够与设计团队、验证团队等密切合作，共同完成验证任务。