岗位职责：
1、能够独立负责中等复杂度模块从Netlist到GDSII的完整物理实现，包括Floorplan、Power Planning、Place、CTS、Route和时序收敛。
2、独立完成负责模块的IR/EM分析，并解决常见的DRC/LVS问题。
3、独立完成模块级的静态时序分析，制定并执行修复时序违例的方案。
4、能够运用工具完成模块级的低功耗架构验证和功耗分析。
5、具备独立定位和解决后端实施过程中遇到的常见物理、时序问题的能力。
6、能够编写和维护Tcl/Perl/Python脚本，以自动化设计流程，提升工作效率。
7、积极与前端、DFT等团队协作，并能指导初级工程师完成工作。
任职要求：
1、学历专业：本科及以上学历，微电子学／集成电路/电子工程等相关专业。
2、项目经验：3年以上芯片数字后端设计经验，至少全程参与过1-2个成熟工艺节点的流片项目。
3、工具与工艺：熟练使用Cadence或Synopsys一家的P&R工具，并对另一家有了解。
4、熟练使用STA签核工具进行时序分析。
5、具有12nm/16nm/28nm/40nm等成熟工艺节点的成功流片经验
6、熟练掌握后端全流程，能够独立制定模块级的实施方案。具备一定的时钟树综合和时序优化经验。熟悉低功耗设计流程。能够独立处理ECO。
7、具备模块级后端设计的完整经验。有处理中等规模模块（如数千万门级）的经验者优先。
8、脚本熟练掌握Tcl/Perl/Python等至少一种脚本语言，能够编写自动化脚本以提高工作效率。
8、熟练使用Tcl/Perl/Shell等常用脚本语言；