职责：
1. 负责RISC-V核的架构设计以及开发工作
2. 参与核的面积，功耗，性能优化工作，把握演进方向
学历&工作年限：硕士以上，本科3年以上
以上要求：
1. 熟练掌握verilog，systemverilog等编程语言，熟练使用仿真debug工具，综合工具2. 熟悉ARM或者RISC-V处理核架构，有CPU核相关开发经验