岗位职责：
1. 架构与模块定义：
参与芯片系统架构讨论，负责数字子系统的微架构定义和规格制定。
深度理解超声波信号处理算法（如波束成形、信号滤波、目标检测等），并将其转化为高效、可实现的硬件结构。
完成关键数字模块（如DSP单元、接口控制器、状态机、时钟/复位管理）的设计文档撰写。
2. RTL设计与实现：
使用Verilog/SystemVerilog进行高质量、可综合的RTL代码编写。
负责设计的面积、功耗和时序（PPA）的初步分析和优化。
集成IP（如CPU、DSP、各类接口IP），并完成子系统级和芯片级的集成。
3. 前端综合与时序分析：
主导模块级和芯片顶层的逻辑综合、形式验证（Formality）和静态时序分析（STA）。
与后端设计团队紧密协作，提供时序约束和指导，确保时序收敛。
完成DFT（可测性设计）相关的插入和协同工作。
4. 验证协同与调试：
与验证工程师协同制定验证计划和测试用例，协助搭建测试平台。
深入参与仿真调试，快速定位并解决RTL设计中的功能缺陷和性能瓶颈。
支持 FPGA 原型的构建和调试，协助进行系统级验证。
5. 车规级设计与质量保证：
在设计过程中，严格遵循汽车电子功能安全标准（ISO 26262），并支持相关流程文档的编写。
应用和实现设计冗余、故障检测、安全机制等可靠性设计技术。
支持芯片的可靠性测试（如HTOL， ESD， Latch-up）和故障分析。
任职要求：
1. 学历与经验：
微电子、电子工程、计算机等相关专业硕士及以上学历。
5年以上数字IC前端设计经验，有成功流片经验，有车载芯片或高性能传感器处理芯片（如雷达、激光雷达、图像传感器）设计经验者优先。
2. 知识与技能：
核心技能：
精通 Verilog/SystemVerilog 语言，具有丰富的 RTL 编码和调试经验。
精通数字电路设计基础，深入理解CMOS电路和深亚微米工艺下的时序问题。
熟练掌握前端工具链：逻辑综合工具（DC）、形式验证（Formality）、静态时序分析（PrimeTime）。
专业领域：
具有低功耗设计经验（如UPF流程），了解功耗优化技术。
熟悉AMBA（APB， AHB， AXI）等片上总线协议。
了解DFT、ATPG等相关知识者优先。
行业标准：
了解ISO 26262功能安全标准，并有实际应用经验者优先。
熟悉AEC-Q100车规芯片认证流程者优先。
3. 个人素质：
具备出色的分析和解决问题的能力，对技术难题有钻探精神。
具备良好的团队合作精神和沟通能力，能够与架构、验证、后端、软件等多团队高效协作。
具备强烈的责任心和严谨的工作态度，注重代码和文档的质量。
4.加分项
有从架构到流片的完整芯片项目经验。
具备MATLAB/Python/C++等算法建模和硬件加速器设计经验。
拥有团队指导或技术领导经验。
熟悉超声波或声学信号处理基本原理。