工作职责：
1、负责7nm工艺下芯片的RTL代码到门级网表的逻辑综合，基于工艺库、约束文件完成综合策略制定与执行，确保面积、功耗、时序指标。
2、负责静态时序分析（STA）与功耗分析，识别并解决setup/hold违例、功耗超标等问题，提供前端层面的优化建议。
3、配合物理实现团队输出符合要求的网表与约束，跟进布局布线阶段的时序收敛，提供前端层面的优化建议。
4、参与芯片可测性设计（DFT）相关综合工作，确保扫描链等可测性电路正常集成且不影响核心时序与功耗。
5、跟进7nm先进工艺的特性，制定对应的综合策略，确保芯片在不同工况下的稳定性。
6、编写综合相关的技术文档，包括综合方案、时序报告、问题分析报告等，协同前端设计、验证、后端团队推进项目进度。
任职要求:
1、硕士及以上，微电子/集成电路等相关专业。
2、具有2年以上，7nm及以下工艺节点，通信芯片（4G/5G）SoC芯片综合设计经验，有成功流片案例者优先。
3、熟练使用DC、PT等工具，能独立完成网表生成、时序分析与优化。
4、了解可测性设计（DFT）基本原理，可配合扫描链综合， 自动测试向量生成（ATPG）相关的约束设置。
5、熟练掌握后端低功耗设计实现流程，并能够基于物理实现给出设计改进意见。