岗位职责：

1. 负责数字电路（Verilog/VHDL）的形式验证（Formal Verification），包括但不限于等价性检查（EC）、模型检查（Model Checking）、属性验证（Property Verification）等。

2. 开发、优化和维护形式验证工具或脚本。

3. 与设计团队协作，制定形式验证策略，编写属性的形式化描述。

4. 研究前沿形式验证技术，解决形式验证中的复杂问题。。

核心技能：

1. 形式验证基础

ü 熟悉形式验证理论（如模型检查、定理证明）。

ü 熟练使用业界工具（如Cadence JasperGold、Synopsys VC Formal、Yosys等）。

ü 能编写高质量的SVA（SystemVerilog Assertions）或PSL属性。

2. Verilog/数字电路

ü 精通Verilog/VHDL，理解数字电路设计。

ü 熟悉RTL设计缺陷（如死锁、数据完整性）的常见形式化验证模式。

3. 工具开发能力

ü 有形式验证工具开发经验者优先。

应聘要求：

ü 学历：硕士及以上（计算机/电子工程/数学等相关专业），优秀本科生可放宽。

ü 经验：3年以上形式验证或工具开发经验（应届生需有相关项目或论文）。

ü 语言：能阅读英文技术文档。