岗位职责：
- 能够熟练运用UVM验证方法学，搭建自研ip模块级验证环境
- 熟悉systemVerilog语言，执行数字验证流程
- 理解模块的设计原理和代码思路，以及基本的算法电路

岗位要求：
- 有高低速接口验证经验
- 熟悉verilog语言
- 了解python makefile脚本语言优先
- 工作地点：张江高科