职责描述： 应聘者需要与版图团队成员一起完成Si/Ge和CMOS工艺下高速/模拟电路的模块或者顶层版图设计。同时与模拟电路设计工程师紧密合作，优化版图的布局以获得最佳性能。
任职要求：
1. 电气工程专业本科及以上学历
2. 熟练掌握Cadence Virtuoso, Mentor Calibre / Assura 作为设计、验证工具 （能编写skill/assura/calibre脚本者优先考虑）；
3. 有在节点0.18um的 Si/Ge 或CMOS的布局布线经验。（有顶层设计流片经验者优先考虑）； 4. 熟练应用fab提供的文档进行LVS、DRC、ERC、ANT、XRC等验证；
5. 了解基础电路概念、半导体器件物理、信号处理和控制理论；
6. 熟练使用计算机，工程工作站，能用英文口头和书面沟通，能与客户/同事沟通，能适应快节奏和有压力的工作环境。
7. 接受有版图培训经验者或应届生