岗位职责：

1、负责锁相环(PLL)相关模块电路设计，包括VCO（DCO）、PFDCP（SPDgm）、Divider、DTC/TDC、LDO、Bandgap等；

2、指导版图工程师完成所负责电路的版图设计，处理和提取相关版图进行仿真验证；

3、撰写设计文档和结果汇总材料。

4、参与芯片回片测试，总结和梳理测试结果，分析测试现象。

任职要求：

1、微电子及相关专业硕士及以上学历，有高性能时钟锁相环设计经验者优先；

2、有Finfet先进工艺设计经验者优先；

3、态度端正，吃苦耐劳，能够承担项目流片冲刺阶段的短期高强度；