岗位职责
1. 负责数字芯片RTL到门级网表全流程设计实现，完成综合、时序、DFT及PPA优化。
2. 使用（Design Compiler，DC）完成逻辑综合、时序约束开发、扫描链插入与优化。
3. 使用（PrimeTime，PT）完成时序分析、时序收敛、问题定位及Sign-off；
4. 使用（Formality）完成RTL与网表等效性检查，保证设计功能一致。
5. 使用（DFT Compiler）完成DFT逻辑集成、扫描链实现与架构优化。
6. 使用（TMAX）完成测试向量生成、故障仿真与覆盖率提升。
7. 熟练使用TCL、Makefile等编写自动化脚本，提升流程效率。
8. 配合前端、验证、后端团队联调，保障芯片顺利流片交付。
任职要求
1. 硕士及以上，微电子、集成电路、电子、计算机等相关专业。
2. 2年及以上数字中端设计经验，有完整芯片流片经验优先。
3. 精通Design Compiler、PrimeTime、Formality、DFT Compiler、TMAX全套工具。
4. 熟练编写TCL脚本、Makefile构建文件，具备流程自动化能力。
5. 精通时序约束、静态时序分析、时序收敛、DFT设计与实现方法。
6. 熟悉Verilog/SystemVerilog、低功耗设计、跨时钟域处理等基础知识。
7. 工作严谨负责，沟通协作良好，能独立解决中端设计技术问题。