职责描述：
1. 负责理解晶圆厂 design rule并根据design rule完成设计工作, 协助晶圆厂MASK JDV的确认;
2. 负责芯片级顶层布局，整合数字/模拟模块，规划隔离区域、ESD防护电路及IO Pads布局;
3. 根据原理图，手动绘制高匹配性模拟电路（如ADC/DAC, PLL, OpAmp等）版图，优化晶体管匹配、对称性及寄生参数;
4. 主导DRC/LVS/ERC/ANT（天线效应）检查，修复工艺相关违例（如密度规则、最小间距、天线比）；
5. 执行可靠性验证：压降（IR Drop）仿真、电迁移（EM）检查；
6. 负责版图相关异常情况的改善及性能提升工作；
7. 负责发现问题、反馈问题，并提出可行性建议；
8. 完成上级要求的其他工作。
岗位要求：
1. 统招本科及以上学历，硕士学历优先，电子工程、微电子相关专业优先；
2. 5年及以上模拟版图设计经验，有12nm等FinFET工艺经验者优先；
3. 英语四级及以上；
4. 精通Cadence设计环境(Virtuoso)和验证，如Mentor Calibre；
5. 熟练掌握设计规则、设备匹配和隔离技术；
6. 具备较强的沟通协调能力、团队意识强；
7. 具备较强的分析问题和解决问题的能力；
8. 思维逻辑清晰、细致认真、积极主动、责任心强，质量意识强；