职位描述
1、熟练掌握Verilog/System Verilog编程语言;
2、熟练掌握至少一种脚本语言;
3、熟练使用至少一种仿真工具如NCsim、VCS等;
4、熟悉Linux系统,熟练运用Linux系统办公;
5、熟悉数字集成电路研发流程;
6、熟悉至少一种总线协议;
7、可独立搭建IP级UVM验证平台。
要求
1、至少能连续实习半年及以上;
2、具有系统级/子系统级集成VIP平台的经验优先;
具有系统级/子系统级sequence开发的经验优先;
3、具有门仿及带延迟门仿验证经验优先;
4、具有PCIe/ETH/处理器/H.264/H.265/MIPI/JPEG/EDP/VGA/SDIO/DMA/IIC/SPI等IP验证经验的优先。