岗位职责
1、完成UT(单元验证)/BT(模块验证)/ST(子系统验证)/IT(集成验证)的验证，主要包括：对接口协议和DUT设计文档的学习串讲；按时按质量的输出测试点分解文档、验证策略和验证环境方案文档、制定详细的验证计划、环境开发和测试、提问题单、完成验证覆盖率收集和输出验证报告等工作；
2、完成SVTB/UVM的验证环境的搭建，包括：随机激励、定向激励、参考模型、BFM、功能覆盖率以及其他必要的组件的开发和调试；
3、协助设计人员进行应用场景的调试、问题复现和波形debug。

任职要求
1、熟悉Verilog、System Verilog、UVM、覆盖率和SVA验证方法学；有至少2年以上SV/UVM开发经验；
2、熟悉makefile、TCL/Perl/Python脚本语言；
3、熟悉VCS、Verdi等主流EDA工具；
4、具备基本的数字电路设计知识；
5、最好有一定的FPGA/ASIC设计经验；
6、对常用接口协议有一定了解，如PCIe、GE、10GE、DDR4、LVDS、Serdes、AXI等等；
7、良好的逻辑分析能力，能够独立的定位设计或验证环境中的错误点；
8、具有良好的英文阅读能力。
9、具有较强的问题解决能力，思路清晰，爱钻研，爱总结，具有较强的抗压能力及团队沟通能力。