1. 负责Verilog语言编译器相关模块的设计、开发和维护

2. 实现Verilog代码的解析、语法分析及基础语义检查

3. 参与编译器与仿真平台的数据接口开发工作

4. 协助完成编译器的功能测试、验证与基础性能优化

5. 编写技术文档和用户手册

任职要求：

1、本科及以上学历，计算机科学、电子工程、软件工程、电子信息、通信工程等相关专业

2、精通C/C++，具备软件开发经验

3、熟悉Verilog语言规范和语义

4、了解电路仿真原理和SPICE算法

5、掌握Python、Perl等脚本语言

技术知识储备：

6、软件工程和设计模式

7、单元测试和持续集成

8、Linux/Ubuntu系统开发经验

个人能力：

l 优秀的系统架构设计能力

l 强大的问题分析和解决能力

l 良好的代码质量意识和编程规范

l 良好的团队协作和沟通能力

l 英文技术文档阅读和撰写能力

工作经验：

2年以上相关软件开发经验

有编译器、求解器或EDA工具开发经验者优先

有学术论文发表或开源项目贡献者优先