工作职责
1. 根据规格书，撰写模块或者子系统的设计文档
2. 完成模块的RTL编码和IP集成设计，对模块做综合、时序优化和可测试性设计
3. 协助FPGA/硬件加速器工程师和软件工程师完成FPGA原型/硬件加速器测试
4. 根据后端反馈改进模块设计和代码
5. 负责10G~800G PCS层的接口设计和FEC设计
6. 负责10G~800G MAC层的接口设计
7. 负责数字接口和serdes的接口集成

任职资格
1, 精通IEEE802.3协议，相关的以太网和Serdes接口协议
2, 具备10G~800G的PCS层接口或者FEC设计经验
3, 具备10G~800G的MAC层接口设计经验
4, 至少有2款以上高速接口(100G及以上)的芯片流片经验