岗位职责：
1、完成模块级结构设计，RTL实现及相关工作；
2、协助芯片级架构设计、RTL实现及相关工作；
3、参与逻辑综合，静态时序分析，一致性验证等；
4、参与RISC-V核的功能迭代升级；
5、参与常规数字外设（USART、IIC、SPI等）的功能迭代升级；
6、参与芯片的样品调试。

任职要求：
1、深入理解ASIC设计流程，熟练掌握Verilog/System Verilog语言和数字逻辑设计验证方法；
2、熟练使用Linux环境和相关EDA工具软件，熟悉至少一种脚本语言如TCL， Perl和Python等;
3、良好的沟通能力及团队合作精神；
4、具有SpinalHDL或Chisel等开发经验者优先考虑；
5、有RISC-V或车规SoC架构设计经验者优先考虑；
6、硕士以上学历，微电子，集成电路，计算机，软件专业优先。

员工福利：

五险一金、年终奖金、带薪休假、年度体检、节日礼金、生日礼金、防暑降温费、加班餐、团建活动、弹性打卡工作制、五星工作环境