岗位职责

◆ 负责FPGA PL端信号链开发：ADC数据采集→多级滤波→数字解调→波形生成→DAC输出全链路实现
◆ 设计高速JESD204B/C接口（≥500MSPS ADC驱动），优化时序收敛（600MHz+时钟域）
◆ 开发AXI总线交互系统，实现PS-PL端≥1GB/s数据吞吐
硬性技能：

u 掌握SystemVerilog（参数化IP核开发能力）

u 熟悉Vivado全流程开发（IP Integrator、Timing Closure）

u JESD204B协议栈开发（确定性延迟≤1ns）

u 数字信号处理模块：CIC/FIR滤波器（带外抑制≥90dB）、DDS波形生成（SFDR>90dB

工作经验：

• 具有相关行业的FPGA开发经验，熟悉FPGA在特定领域（如图像处理、信号处理、嵌入式系统等）的应用。
• 有参与过大型FPGA项目或复杂系统设计的经验者优先。

综合素质：