1.负责完成模块级（Block Level）或中小规模芯片从逻辑综合（Synthesis）、布局规划（Floorplan）、布局（Placement）、时钟树综合（CTS）到布线（Routing）和物理验证（DRC/LVS）的完整流程
2.进行静态时序分析（STA）和时序收敛（Timing Closure），能够独立分析并解决常见的时序违例
3.完成功耗、压降（IR Drop）和信号完整性（SI）​ 等基本分析，并能反馈优化建议
4.熟练使用行业主流EDA工具（如Synopsys的Fusion Compiler, IC Compiler II, PrimeTime; Cadence的Innovus, Tempus等），利用TCL、Perl、Python等脚本语言进行任务自动化，提升设计效率，具备初步的流程脚本开发和优化能力
5.与前端设计工程师密切沟通，反馈物理实现阶段发现的时序、面积、功耗等问题，并协同优化。支持测试（DFT）​ 和模拟混合信号（AMS）​ 等团队的协同设计需求。能够识别并上报设计中的潜在风险

任职要求：

1.本科及以上学历，微电子、集成电路、电子工程、计算机等相关专业
2.5年及以上经验，能够独立负责复杂模块或中小规模芯片的完整DFT工作，有成功量产经验者更佳
3.掌握DFT基础理论和流程，了解半导体器件物理。熟悉静态时序分析原理。对低功耗设计、良率分析等有更深理解，能优化流程和方法学，具备初步的问题预见和解决能力
4.熟练使用主流EDA工具（如Synopsys DFT Compiler/TetraMax, Mentor Tessent等）。掌握Verilog，并能使用TCL、Perl、Python等至少一种脚本语言进行自动化处理，能编写脚本优化工作流程，具备较强的调试和问题分析能力
5.具备良好的分析解决问题能力、团队协作精神和沟通能力，工作细致认真，有责任心。在项目中有较强的主动性和技术推动力