芯片可测性设计工程师（DFT Engineer）
岗位职责
1. HBM Logic Die DFT架构设计
负责HBM（高带宽存储器）逻辑控制芯片（Logic Die）的可测性设计（DFT），包括SCAN、MBIST、IEEE1500以及HBM PHY测试电路模块的实现与优化。
开发适用于HBM的MBIST架构，支持高密度存储单元（如SRAM、寄存器文件）的自测试、修复（Redundancy Repair）及错误校正（ECC）功能。
2. 协同设计与验证
与存储架构团队合作，确保Logic Die的DFT逻辑与DRAM核心、TSV互连及高速接口（如SerDes）的协同测试性。
支持跨Die测试方案开发，协调封装测试（如CoWoS、3D封装）与ATE测试程序的整合。
生成ATPG向量并优化测试时间，确保量产良率与成本目标。
3. 前沿技术攻关
研究HBM协议（如JEDEC HBM3/HBM4）对DFT的需求，开发低功耗测试模式及物理层（PHY）测试方法。
探索3D堆叠芯片的缺陷模型与测试覆盖策略，解决TSV短路/开路、热应力等新型失效模式的检测问题。
任职要求
1. 教育背景
微电子、电子工程、计算机工程等相关专业，硕士及以上学历优先。
2. 技能与经验
3年以上DFT设计经验，有DRAM测试的DFT经验者优先。
熟悉以下技术方向：
Scan测试：支持高速时钟域扫描链设计，熟悉at-speed测试与小延迟缺陷（SDD）模型。
MBIST：掌握高密度存储阵列的BIST算法（如March系列）、修复机制及多端口存储器测试。
3D DFT：了解TSV互连测试、跨Die边界扫描及堆叠芯片的测试资源共享方案。