岗位职责
一、基础模块设计与开发
1. 根据项目需求，完成数字电路模块的 RTL 代码编写（Verilog/SV），实现功能逻辑的硬件化映射，如 UART、SPI、GPIO 等基础 IP 开发。
2. 参与模块级仿真验证，使用 VCS/Questa 搭建测试环境，编写测试用例，提升功能覆盖率至 95% 以上。
3. 协助完成逻辑综合（DC/Genus）及时序分析（PrimeTime），优化面积与功耗指标。
二、全流程辅助与协同
1. 支持 FPGA 原型验证，完成代码移植与调试，配合测试团队定位功能异常。
参与 DFT（可测性设计），协助插入扫描链、MBIST 结构，提升芯片可测试性。
编写设计文档（如 RTL 设计说明、仿真报告），维护版本控制（Git/SVN）。
三、技术学习与工具应用
1. 学习先进 EDA 工具链（如 Synopsys/Cadence），掌握脚本语言（Python/Tcl）实现流程自动化。
2. 参与跨团队技术交流，理解模拟电路基础（如时钟树、电源网络）对数字设计的影响。
3. 跟踪行业技术动态，参与内部培训（如数字 IC 设计方法论、低功耗设计）。
任职要求
一、专业背景与经验
1. 微电子、电子工程等相关专业，本科及以上学历，硕士优先。
2. 熟悉数字电路基础（如组合逻辑、时序逻辑、状态机），具备 Verilog 编程能力。
3. 了解 ASIC 设计流程（RTL→GDSII），有 FPGA 开发经验者优先。
二、技术能力
1. 掌握 Vivado/Quartus 等 FPGA 开发工具，能完成简单模块的综合与布局布线。
2. 熟悉 ModelSim/VCS 仿真工具，可编写基础测试平台。
3. 了解 Linux 系统操作，具备 Python/Tcl 脚本编写基础。
三、软技能与素养
1. 具备快速学习能力，能在导师指导下独立完成任务。
2. 良好的团队协作意识，主动沟通设计进展与问题。
3. 对技术细节有较强敏感度，能细致分析代码逻辑。