1. 负责CPLD的逻辑设计、代码实现（Verilog/VHDL）、功能仿真与板级调试；

2. 参与硬件方案讨论，完成CPLD在控制、接口转换或信号处理等场景的需求实现；

3. 优化时序约束，解决跨时钟域、亚稳态等关键问题；

4. 协助硬件工程师完成原理图设计审查，确保CPLD与外围电路兼容性；

5. 编写技术文档（设计规范、测试报告），支持产品量产。

6. 完成模块级和系统级的仿真验证（ModelSim、VCS等工具），确保时序收敛和功能正确性。

任职要求

1. 电子/通信/自动化等相关专业，本科及以上学历；

2. 1-3年CPLD/FPGA开发经验

3. 熟练使用至少一种开发工具（Quartus II、ISE、Diamond等）；

4. 掌握Verilog/VHDL，能独立完成模块设计（如状态机、FIFO、数据分频等）；

5. 熟悉常用外设协议（I2C、SPI、UART、PWM等）