1、需有高级HDL设计、SerDes相关设计、PCIe相关设计经历，并进行项目教学工作；
2、数字前端项目经验6年+，
3、熟悉集成电路行业信息；
4、计算机、软件、通信、电子及相关专业，统招本科及以上学历；
5、精通Verilog语言；
6、精通VCS，Verdi、Spyglass等相关EDA工具；
7、熟悉主流的芯片架构；
8、深入理解并能设计相应的模块(FIFO,uart，spi，i2c，APB，AHB)，精通AXI高性能设计，熟悉PCIE总线协议；
9、熟悉高级HDL语言(Chisel、SpinalHDL)，函数式编程.