工作职责:
1、负责 芯片各子系统 IP 的设计与选型，子系统的架构与数据流分析。
2、负责 前端设计一系列工作，包括 模块设计，IP 集成，顶层设计，FPGA平台开发，低功耗设计，SDC, UPF 和综合实现。
3、与验证团队合作制定验证计划，定位及持续合作保证验证覆盖率达到收敛状态；
4、负责系统级各应用场景的性能调优，时序优化，面积优化和功耗优化。
5、与后端团队合作，深度参与后端迭代，保证芯片顺利流片。
6、与原型设计团队/系统硬件团队/底层软件团队紧密合作，支持流片前的原型验证和底层软件开发联调工作，以及支持芯片回片测试和量产导入等相关工作。

任职要求：
1、统招本科以上学历，计算机、微电子、电子、通信或其他专业，3年以上经验，有硕士以上学位者优先。
2、熟练利用 Verilog or SystemVerilog 进行逻辑设计开发。
3、 熟悉 ASIC 设计流程，包括 Synopsys synthesis, static timing analysis, formal verification, low power design。
4、 有完整的 SOC 设计开发流程以及成功流片经验，或者建立FPGA平台经验优先。
5、熟悉C，C++，matlab，python语言。
6、熟悉AMBA等总线协议，有 CPU/DSP/DDR/Ethernet/bus matrix 等 IP 集成或设计经验优先。
7、有 function safety经验优先。