【岗位职责】

1、 主导复杂模块全流程开发： 包括功能模块的 规格定义 、 RTL 设计（ Verilog ）及单元测试。
2、 主导模块级验证： 独立搭建仿真验证环境、执行FPGA原型验证及调试 。

3 、 负责算法到硬件的深度转化： 与算 法团队紧密协作，负责算法向硬件架构的落地与转化， 对资源 / 时序 / 功耗指标达标情况负责。
4、 模块性能与效率优化： 持续优化 负责模块的 RTL 代码 ，提升 模块 性能、功耗效率和接口兼容性。

5 、 设计文档输出： 清晰编写接口文档、详细设计说明、程序逻辑流程图等关键设计文档。

【任职要求】

1 、 学历背景： 本科及以上学历，电子信息工程、微电子科学与工程、电子科学与技术等相关专业。

2 、 工作经验：

1 ） 2 年以上经验，具备完整的、持续参与的项目开发经验；

2 ） 具备核心功能模块（逻辑功能或算法实现模块）的独立设计、编码、验证及调试工作，并成功交付的经验；

3 ） 有 XILINX 开发经验、 图像信号处理（ISP pipeline） 经验者优先。

3 、 核心技能：

1 ） 精通Verilog/SystemVerilog HDL 语言 ；

2 ）精通 RTL建模 及 时序 约束、时序 分析、 时序优化方法；

3 ） 具有独立的FPGA编码、仿真、调试能力 。

4 、 能力素质：

1 ）具备较强的独立工作能力和自主性，能够主导模块开发全过程；

2 ） 具备较强的 学习能力、 问题分析和解决能力， 良好的团队协作及 沟通技巧 。