【职位描述】

1. 深入理解Verilog语言，明晰其与硬件电路的映射关系。
2. 熟练掌握赛灵思Spartan3和Vertix4、复旦微电PSoC等系列器件结构，熟悉其资源与Verilog行为描述方法的关联。
3. 能熟练运用Synplify、Quartus、ISE、Modelsim等开发工具。
4. 精通数字电路，包括组合电路、触发器，尤其要能运用D触发器构成分频器（含奇数倍分频且占空比为50%情况）及时序电路，可使用Verilog语言准确描述。
5. 熟悉FPGA设计全流程，涵盖仿真、综合、布局布线和时序分析。
6. 精准掌握slice、lut、ram等资源的估算方法。
7. 熟知同步设计原理。
8. 熟练掌握建立时间、保持时间、波特率计算、延迟时间计算、竞争冒险及消除毛刺方法等基本概念。
9. 有具体FPGA设计项目经验，应届生有毕业设计相关经验亦可。
10. 具备良好设计思路，能在速率、资源、功耗间做好权衡，如流水线设计（打拍子）等。

11.有塞灵思式复旦微电经验者优先