职位要求：
1、熟练掌握VerilogVHDL语言，具有较为复杂的逻辑设计经验，优良的RTL代码风格；
2、熟悉XILINX设计流程，能熟练使用大规模逻辑设计相关开发工具（如综合工具、仿真工具等）。
3、熟悉常用uart，iic，rs485，rs422 大数量、多通道的数据吞吐，及数据通道路由交换；
4、具有国产（复旦微）FPGA SRIO、JESD204B、ETH、Aurora、DDR3/DDR4、LVDS等高速接口开发经验；
5、熟悉ZYNQ平台开发经验者优先考虑；
6、具有良好的英文文献的阅读能力、团队意识和沟通协调能力