一、岗位职责​​

​1. 模块级RTL开发:

- 参与通信芯片关键模块的Verilog/SystemVerilog编码；

- 完成模块级功能仿真与基础时序约束（SDC编写）。

2. 验证协同：

- 协助搭建UVM验证环境，编写测试用例覆盖基础功能场景。

3. 前端流程执行

- 执行综合、形式验证、静态时序分析等流程并输出报告。

4. 协议实现支持

- 在指导下实现基础通信协议硬件逻辑。

二、任职资格​

1.硕士及以上学历，微电子/集成电路/通信工程等相关专业（接受应届毕业生）；

2.熟悉数字电路设计原理（时钟同步、状态机、流水线设计）、掌握Verilog编程（能独立实现FIFO、仲裁器等基础模块）、了解通信协议基本概念（OSI模型/数据帧结构）；

3.具有Tapeout经验（校内流片项目/MPW计划），能够熟练使用Vivado/Quartus进行FPGA原型验证。

三、若非应届毕业生，需符合如下条件

1.参与过至少1个通信芯片项目的RTL开发（28nm及以上工艺）

2.熟悉至少一种通信协议数字逻辑实现（如Ethernet/IPv4/UDP）

3.能够独立完成模块级综合与时序收敛；

4.能够使用VCS/Xcelium完成覆盖率驱动验证。