初/中级薪酬范围：10K-25K

岗位职责

1. 负责基础FPGA模块开发或独立完成复杂FPGA模块设计与实现；

2. 在指导下能完成模块代码实现和功能调试或进行关键模块的架构设计和时序优化；

3. 编写模块级测试平台(testbench)进行功能验证或负责高速接口的转接等小规模定制开发；

4. 协助解决时序问题和资源优化或将小规模的模型算法转换为硬件实现；

5. 编写技术文档、设计说明和测试报告或解决复杂项目中的技术难点，确保项目质量；

6. 参与项目评审和代码走查或编写详细的系统设计文档和测试方案。

任职要求

1. 本科及以上学历，电子、通信、计算机等相关专业；

2. 熟练使用Verilog/SystemVerilog，能够读懂VHDL或精通Verilog/SystemVerilog，熟练使用FPGA开发和验证工具链；

3. 掌握FPGA完整开发流程，能独立编写小规模模块（如AXI读写接口）或 3年以上FPGA开发经验，能独立编写中等规模的模块（如千兆以太网）；

4. 熟练使用Vivado/Quartus等FPGA开发环境和ModelSim等仿真工具或熟悉高速接口底层相关知识，能定位一些高速接口底层引起的问题；

5. 能阅读硬件原理图，配置FPGA引脚约束或具备复杂模块的时序收敛能力，能评估面积与耗时并做出最优设计决策；

6. 能使用示波器、逻辑分析仪验证基础信号或了解基本的自动化测试方法，并能应用到功能仿真中；

7. 掌握基本时序优化方法，能解决关键路径问题或了解一些嵌入式相关知识，设计时能考虑到上位机交互；

8. 精通SPI/I2C/UART等低速接口，熟悉AXI、PCIe等接口协议或熟悉AXI、PCIe、SRIO、Aurora、以太网、DDR等接口协议；

9. 具有使用Xilinx 7系、U系、ZYNQ7000系或相同性能板卡的经验者优先或具有较强的问题分析和解决能力，良好的技术文档编写能力；

10. 能够编写规范的设计文档，熟练使用Visio等工具绘制系统框图、时序图；

11. 具有良好的沟通能力和团队协作精神，有较强的学习意愿或具备项目管理意识和团队协作精神。