一、技能要求
1、熟练掌握verilog或VHDL语言
2、熟悉FPGA开发流程
3、熟练使用Vivado和Modelsim软件
4、深刻理解数字电路时序原理，并能编写时序约束文件
5、有通信相关背景者优先

二、常规要求
1、工作认真细致、态度积极、责任心强；
2、具备良好的沟通及解决问题能力；
3、团队合作能力强；
4、学历大学本科以上，通信、电子工程、计算机专业为佳；