岗位职责：
1. 开发基于 FPGA 原型系统的参考设计;
2. 负责FPGA逻辑架构方案、子模块详细方案设计及验证方案设计及优化;
3. 承担FPGA各类通用模块的RTL代码开发或模块验证，实现计算核、cache、内存控制器、各类算法、各类高速接口协议、各类通信协议的逻辑产品交付;
4. 负责硬件FPGA创新设计，聚焦处理器、内存、网络、AI等芯片的体系架构创新。
岗位要求：
1. 通信、电子、自动化、计算机、集成电路等相关专业本科及以上学历;
2. 至少 2 年以上的 RTL 设计经验，熟悉以下一门或多门语言：Verilog、SystemVerilog、Chisel或其他硬件描述语言;
3. 熟悉器件特性(Xilinx、Altera器件等)，熟悉Vivado、Quartus等电路后端工具，熟悉VCS、Verdi等逻辑仿真工具;
4. 满足以下任一条件者优先：
（1）有扎实的数电功底或对数字电路兴趣浓厚;
（2）熟悉一种或多种常用接口或通信协议(AXI、PCIe、I2C、Serdes、DDR、CAN等);
（3）了解高速设计、异步设计、仿真方法学等高端逻辑技术;
（4）了解 FPGA 原型设计分割技术，熟悉商业 FPGA 分割工具的使用，同时也有手动分割复杂 SoC 设计到多颗 FPGA 的经验;
（5）参加全国电子设计竞赛、研究生电子设计竞赛、挑战杯等，有相关竞赛经验。